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はてなダイアリーはrustの色分けができないのでこっちに来た

cadrのVerilogソースのコンパイル その2

CADRのハードウェアをFPGAに実装した場合、どれくらいの規模になるのかを確かめるためにベンチマークを取って見ました。ダウンロードできるVerilogの回路では、ボード上のメモリがほぼ全てLEに変換されています。外付けのメモリを使う事にし、メモリの記述を無くしてみました。

i_DRAMを消す

さすがにDRAMは外付けを使いたいので削除しました。
LE数が255,397から、195,262へ減少しました。

i_PDL、i_AMEMを消す。

データ線を共有しているので、1つの外付けSRAMに統合できそうです。LE数は195,262から83,867に減少しました。

VMEMを消す。

この辺りから実際に削除できるのか微妙ですが、VMEMも削ってみました。LE数は83,867から24,136まで減少し、これなら小さめのFPGAでも十分入りそうな値になりました。

配置配線まで完了して6MHz程度は出そうな結果になっています。

caddr Analysis & Synthesis Resource Usage Summary

Resource	Usage
Estimated Total logic elements	4,976
	
Total combinational functions	3731
Logic element usage by number of LUT inputs	
-- 4 input functions	2952
-- 3 input functions	557
-- <=2 input functions	222
	
Logic elements by mode	
-- normal mode	3679
-- arithmetic mode	52
	
Total registers	1623
-- Dedicated logic registers	1623
-- I/O registers	0
	
I/O pins	387
Total memory bits	608
Maximum fan-out node	mwp_n
Maximum fan-out	1024
Total fan-out	19821
Average fan-out	3.22


メモリさえ何とかなれば、プロセッサ自体はFPGAに入りそうです。