Twitterでヘッダーファイルのないテキスト領域の逆アセ方法が分からないとつぶやいたところ、バイナリアンな人達からアドバイスをもらいました。ありがとうございます。http://twitter.com/yusk_/status/1240773710 http://shinh.skr.jp/m/?date=20090223 ob…

WISHBONE I/F s1_coreはテストベンチのトップレベルで、WISHBONEのBusを経由してROMに接続されています。 WISHBONEはOpenCores.orgで推奨されているfreeに使用できるバスの規格です。http://www.opencores.org/projects.cgi/web/wishbone/wishbones1_coreで…

sparc_ifuの続きです。リセット時のPCの値を決めているtlu_ifu_trappc_w2を追いました。 tlu_ifu_trappc_w2 tlu_ifu_trappc_w2は、tlu(Trap logic unit)の中のtlu_misctl.vにあります。 同じ要領で信号を追っていきます。 dff_ny #(49) dff_trap_pc_w2 ( .di…

リセット時のPCの動きを調べるため、ifu(Instruction fetch unit)の中を追って見ました。 パイプラインの最初のフェッチ時のPCはt0pc_fなので、そこから追います。 t0pc_f への代入 sparc_ifu_fdp.vから // F stage thread PC regs; use low power thr flop …

s1_coreのリセットの続きです。 sparc core内のリセットとクロック リセット回路とクロックをもう一階層下って整理しました。gclk、cluster_cken、cmp_grst_l、cmp_grst_lが、bw_clk_cl_sparc_cmpに入って、rclkとspc_grst_lを作っています。回路のブロック…

FPGAプロトタイピングにおけるゲーテッドクロックの扱い FPGAでプロトタイピングをするときは、クロックをFPGA向けに修正するという作業が入ります。具体的にはASIC向けPLLを、FPGA内蔵PLLに置き換えます。FPGAが複数にまたがりクロック系統が複雑な場合は、…

s1はオリジナルのT1と違いシンプルなリセット回路が使われています。 hdl\rtl\s1_top\の中にあるrst_ctrl.vがverilogソースです。rst_ctrlでは各ブロックへのリセット信号と、クロックの生成を行っています。リセット関係の信号について、topでの接続を図に…

ベンチマークとは FPGAプロトタイピングを行う場合、一番最初に「ベンチマークを取る」という作業をします。「ベンチマーク」という表現は、一緒に仕事をした人しか使っていなかったので、一般的な言葉かどうかは分かりません。ベンチマークだけでなく、他の…

VeritakのたっくさんによるOpenSparcをいじるための素晴らしい環境の紹介です。 Code Ijiriとは まずはshinhさんの所を読んでください。 http://d.hatena.ne.jp/shinichiro_h/20081130#1228038576微妙に動いていないのが丁度良い難易度だと思います。 Verita…

久しぶりにまとまった時間が取れたので、Lecture Note in Compluter Science シリーズのThe Cray X-MP/Model 24 : A Case Study in Pipelined Architecture and Vector Processingを読みました。高速化のための割り切りがFPGAにおける回路設計にも役に立ちそ…