ぱたへね

はてなダイアリーはrustの色分けができないのでこっちに来た

2013-02-01から1ヶ月間の記事一覧

Wishbone の信号

Verilog FPGA Opencore

Wishboneで使われる信号をまとめました。一次資料はここからダウンロードできます。 http://opencores.org/opencores,wishbone 現在の最新版は、 Revision B4 です。翻訳じゃないので、実際に使うときは規格書読んでください。 SYSCON Module が使う信号 SYS…

Wishbone 基礎

Verilog FPGA Opencore

Wishboneは、IPコア間の共通のI/Fとして開発された規格です。Opencoreにある気合いの入ったライブラリはWishboneをサポートしているので少しまとめて見ました。一次資料はここからダウンロードできます。 http://opencores.org/opencores,wishbone 現在の最…

FPGAでエクストリームなコンピューティングの会

fpga Verilog

FPGAでエクストリームなコンピューティングの会という謎の勉強会に呼ばれたので参加してきました。僕も発表する予定だったのですが、時間が取れず今回は発表無しでした。時系列ｇｄｇｄで感想を。 FPGAで証券取引の話がとても面白かったです。話を聞くまでは…

Z80作成日記をみて思ったことをつらつらと

verilog

DE0で8bit CPUのデコーダを動かす1を見てなんとなく思ったことを書いてみます。単に僕だったらこう書くなぁというだけで、こうした方が良いという話では無いです。デコーダから信号を切りだそう。ぱっとみて思ったのがalways @(code) begin〜endまでが長…