ぱたへね

はてなダイアリーはrustの色分けができないのでこっちに来た

2013-03-01から1ヶ月間の記事一覧

簡単に作るVerilogテストベンチ

Verilog FPGA Opencore

人が作ったVerilogソースや、書き立てほやほやのVerilogソースを簡単にテストしたい時ってありますよね。OpenCoresで公開されているEthmacを使って、簡単にテストベンチを作る方法をまとめてみました。目標はできるだけ楽に動作を確認することですが、初心者…

Ethermac のI/O ポート

Verilog FPGA Opencore

OpenCoresで公開されれいるEthermacを動かそうとしています。 http://opencores.org/project,ethmac RTLシミュレーションを実行してみたのですが、trunkにあるテストベンチは上手く動きません。調査がてらEthermacのI/Oポートを調べてみました。 Host Interf…

Wishbone のバスサイクル

Verilog FPGA Opencore

Wishbone のバスサイクルをまとめました。一次資料はここからダウンロードできます。翻訳じゃないので、実際に使うときは規格書読んでください。 http://opencores.org/opencores,wishbone 現在の最新版は、 Revision B4 です。 転送サイクルの開始 MASTERは…