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Opencore

MIIレジスタの読み書きを行う。

Verilog FPGA Opencore

OpenCoresで公開されているEthmacを使って、ボード上に載っているPHYのレジスタを読み出す方法をまとめました。配布ファイルのテストベンチethmac/trunk/bench/verilog/tb_ethernet.vから、MIIレジスタの読み書き部分だけ動作させています。アクセスに使用す…

EthmacにBFMを接続する。

Verilog FPGA Opencore

簡単に作るVerilogテストベンチの続きです。Opencores で公開されているEthmacに、WishboneのBFMを接続してみました。標準でついてくるWishboneのBFMがVHDLだったので、必要な機能だけVerilogで書き直しました。 Wishbone BFMはここから。http://opencores.o…

簡単に作るVerilogテストベンチ

Verilog FPGA Opencore

人が作ったVerilogソースや、書き立てほやほやのVerilogソースを簡単にテストしたい時ってありますよね。OpenCoresで公開されているEthmacを使って、簡単にテストベンチを作る方法をまとめてみました。目標はできるだけ楽に動作を確認することですが、初心者…

Ethermac のI/O ポート

Verilog FPGA Opencore

OpenCoresで公開されれいるEthermacを動かそうとしています。 http://opencores.org/project,ethmac RTLシミュレーションを実行してみたのですが、trunkにあるテストベンチは上手く動きません。調査がてらEthermacのI/Oポートを調べてみました。 Host Interf…

Wishbone のバスサイクル

Verilog FPGA Opencore

Wishbone のバスサイクルをまとめました。一次資料はここからダウンロードできます。翻訳じゃないので、実際に使うときは規格書読んでください。 http://opencores.org/opencores,wishbone 現在の最新版は、 Revision B4 です。 転送サイクルの開始 MASTERは…

Wishbone の信号

Verilog FPGA Opencore

Wishboneで使われる信号をまとめました。一次資料はここからダウンロードできます。 http://opencores.org/opencores,wishbone 現在の最新版は、 Revision B4 です。翻訳じゃないので、実際に使うときは規格書読んでください。 SYSCON Module が使う信号 SYS…

Wishbone 基礎

Verilog FPGA Opencore

Wishboneは、IPコア間の共通のI/Fとして開発された規格です。Opencoreにある気合いの入ったライブラリはWishboneをサポートしているので少しまとめて見ました。一次資料はここからダウンロードできます。 http://opencores.org/opencores,wishbone 現在の最…