Lispマシーンのclock distribution

LispマシーンCADRのclock distributionを調べてみました。回路図がスキャンしたPDF(CADR_schematic.pdf)しかないので、目で追いかけてみました。苦労した割りにはあまり面白くないですが、途中経過としてまとめてみました。
CADRのクロック分配は、基本的にはイネーブル信号としてNANDゲートが入っているだけで、各ブロックに同じように分配されます。ファンアウト制限のためか、回路図の11ページ目で派手に分割している割りには、各クロックの供給先は限られています。微妙に対称性が崩れているのは、物理的な配線の問題、もしくは余っているゲートの有効活用のためで、深い意味はないと思います。クロックの出力にダンピング抵抗が入ってなかったり、配線の最後にターミネーションが入っていないのは、まだインピーダンスマッチングのノウハウが無かったのでしょうか。高速信号ボードの設計　基礎編によると、1995年に100BASE T4の開発で「伝送線路の特性を決める4大要素は、インピーダンス、遅延、高周波損失、クロストークである」というメッセージのデモを行ったと書いてあります。CADRが設計された1980年代では、高速信号を伝送するためのインピーダンスマッチングの技術は普及していなかったのかも知れません。

MCLK系

他のクロックと遅延をそろえるためのインバータと、イネーブル信号としてのNANDゲートが入っています。接続先には、CADR回路図の各ページに振ってあるタイトルを記載しています。

CLK1系

同じくインバータとNANDの構成です。

CLK2系

CLK2Cのみ別ページでゲートが入っています。LOADMD信号がANDゲートの両入力に接続されています。ANDゲートを使って遅延を作っているのですが、流石にこの手の回路は最近では見ることが無いです。

CLK3系

他のクロックと同じく、インバータとNANDの構成です。

CLK4系

CLK4の反転信号である-CLK4Eのみ、遅延が揃っていません。-CLK4Eは、CLK4Fと共に40ページの回路につながっており、さらにゲートが入って信号を作っています。位相のずれは、そこでケアされていると予想されます。