http://www.unlambda.com/cadrから入手できるVerilogファイル(CADDR Revised CADR Verilog)からcadr.vと関連ファイルのみで論理合成をしてみました。ターゲットはCycloe3です。論理合成でエラーが出るので、iram(part_16kx49ram)のみ外付けメモリを使う前提で回路から減らしてます。論理合成の時間は私の非力なノートPCで2時間くらいです。
そのまま合成すると必要なLEが255,357なので、このままではCyclone3に入りません。（Cyclone3の一番大きな物でもLEが199,464です。）
FPGAで動かそうとすると、最低でもHDDとPERLの入出力がいるので、もうちょっと削らないと駄目ですね。残りのメモリも外に出せば一気に減る可能性もあります。
以下、合成結果です。
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